パルス形ハードウェアニューロンモデルの低容量化

カテゴリ: 研究会(論文単位)

論文No: ECT11098

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2011/11/10

タイトル(英語): A Study on Low Capacity Implementation of a Pulse-Type Hardware Neuron

著者名: 佐々木 芳樹(日本大学),佐伯 勝敏(日本大学),関根 好文(日本大学)

著者名(英語): Sasaki Yoshiki(Nihon University),Saeki Katsutoshi(Nihon University),Sekine Yoshifumi(Nihon University)

キーワード: Λ型負性抵抗素子|集積回路|低容量化|パルスハードウェア型ニューロンモデル|非線形|Λ-Shaped Negative Resistance Device|Integrated circuit|Low Capacity Implementation|Pulse-type hardware neuron model|Nonlinear

要約(日本語): 近年，脳の持つ高度な情報処理能力の工学的な応用を目指した研究が行なわれている．先に我々は， CMOSプロセスのみで集積回路化可能なニューロンモデルを提案したが，数pFオーダーの容量が１つのニューロンモデルに対し必要であった．本稿では，ニューロンモデルの出力上昇時にバイアスキャパシタから電荷を強制的に引抜き，バイアス電圧を制御することで，1fFの低容量を用いた場合でも動作可能であることを明らかにしている．

原稿種別: 日本語

PDFファイルサイズ: 2,123 Kバイト