自己参照クロック方式とカスケード接続型時間差増幅器を用いた参照クロックが不要なオンチップタイミングジッタ測定回路

カテゴリ: 研究会(論文単位)

論文No: ECT12013

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2012/01/20

タイトル(英語): A Reference-Clock-Free On-Chip Timing Jitter Measurement Circuit Using a Self-Referenced Clock and a Cascaded Time Difference Amplifier with Duty-Cycle Compensation

著者名: 平林 大樹(群馬大学),新津 葵一(群馬大学),針谷 尚裕(群馬大学),櫻井 正人(群馬大学),山口 隆弘(群馬大学),小林 春夫(群馬大学)

著者名(英語): Hirabayashi Daiki(Gunma University),Niitsu Kiichi(Gunma University),Harigai Naohiro(Gunma University),Sakurai Masato(Gunma University),Yamaguchi Takahiro(Gunma University),Kobayashi Haruo(Gunma University)

キーワード: ジッタ測定回路|テスト容易化技術|オンチップモニタリング|jitter measurement circuit|design for testability|on-chip monitoring

要約(日本語): 自己参照クロック方式とカスケード接続型時間差増幅器を用いた参照クロックが不要なオンチップタイミングジッタ測定回路について報告を行う。自己参照クロック方式の導入により、外部からの参照クロック入力が不要となり低コスト化が可能となる。また、カスケード型時間差増幅器の導入により、高分解能化が可能となる。提案回路を65nm CMOSプロセスに実装し、評価したので評価結果についても報告を行う。

要約(英語): This paper presents a reference-clock-free on-chip timing jitter measurement circuit using a self-referenced clock and a cascaded time difference amplifier. A self-referenced clock and a cascaded time difference amplifier enables reference-clock-free and high-resolution, respectively. The measurement result with 65nm CMOS is also demonstrated.

原稿種別: 日本語

PDFファイルサイズ: 974 Kバイト