分周数自動補正DIOを用いた分数分周PLL回路の実測による性能評価

カテゴリ: 研究会(論文単位)

論文No: ECT12065

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2012/10/04

タイトル(英語): Performance of the fractional-N PLL using the DIO with the automatic dividing number correct function

著者名: 笹原 哲也(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Sasahara tetsuya(Graduate school of Aoyama Gakuin University),Matsuya Yasuyuki(Aoyama Gakuin University)

キーワード: ＰＬＬ|分数分周回路|二重積分発振回路|ジッタ|ブレッドボード評価

要約(日本語): 近年、多数の周波数を実現するクロック発生回路として、仮分数での逓倍動作を行う分数分周PLL回路が求められている。従来、可変分数分周動作の際に不要な周波数成分(スプリアス)が発生する問題があった。本研究では、分周数自動補正回路を有する二重積分発振回路(分周数自動補正DIO)により、スプリアスを低減した分数分周PLL回路を新たに提案した。今回、FPGAや外部部品を用いたブレッドボード評価で、提案回路の性能評価を行う。

原稿種別: 日本語

PDFファイルサイズ: 1,244 Kバイト