高精度カスケード型ΔΣDACの回路規模削減に関する一手法

カテゴリ: 研究会(論文単位)

論文No: ECT12086

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2012/10/05

タイトル(英語): A method on reducing the circuit area of the high-precision cascade delta sigma DAC

著者名: 木村 有希(法政大学),安田 彰(法政大学),吉野 理貴(法政大学)

著者名(英語): Yuki Kimura(Hosei University),Akira Yasuda(Hosei University),Michitaka Yoshino(Hosei University)

キーワード: ΔΣＤＡＣ|高精度|セグメント化|delta sigma DAC|high precision|segmentation method

要約(日本語): 本論文では,2段カスケード型ΔΣDACにおける高精度化と回路規模の削減手法を提案する.初段ΔΣDACの出力を多値化することで,2段目の経路にゲインをつけ量子化誤差を抑圧し,DACの変換精度を向上させる.一方,初段ΔΣDACを多値化したことによる回路規模増大はセグメント化することで削減する.提案手法をMatlabで検証し,セグメント化による回路規模削減とゲインによる量子化誤差の抑圧を確認した.

要約(英語): In this paper, we proposed the method on reducing the circuit area in the high-precision second　stage cascade delta sigma DAC. Increasing the output level of the first stage delta sigma DAC　improves the conversion accuracy of DAC. Because,the quantization noise is suppressed by the gain　of the second stage path. However, increasing the output level of the first stage delta sigma DAC　increases the circuit area. The circuit area is reduced by the segmentation method. The proposed　method is verified by Matlab simulation.　The reduced circuit area by the segmentation method and　the suppressed quantization noise are verified by the simulation.

原稿種別: 日本語

PDFファイルサイズ: 1,051 Kバイト