高速SAR ADC実現のための設計手法の提案

カテゴリ: 研究会(論文単位)

論文No: ECT12087

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2012/12/21

タイトル(英語): A Design Technique for a High-Speed SAR ADC

著者名: 岡崎 透(九州大学),兼本 大輔(九州大学),金谷 晴一(九州大学),ポカレル ラメシュ(九州大学),吉田 啓二(九州大学)

著者名(英語): Okazaki Toru(Kyushu University),Kanemoto Daisuke(Kyushu University),Kanaya Haruichi(Kyushu University),Pokharel Ramesh(Kyushu University),Yoshida Keiji(Kyushu University)

キーワード: 逐次比較型ＡＤ変換器|最適化|冗長性|高速|SAR ADC|optimization|redundancy|high-speed

要約(日本語): 本論文はSAR ADC においてA/D変換時の各ビット決定時間を最小にし、更に最適な冗長ビットを持たせることで変換時間を最小にする設計手法を提案する。一般的に各ビット決定時間は全て等しいため、セトリングが完了しているにも関わらず電荷転送か続く時間が存在する。また2進探索アルゴリズムに従うため、誤判定が起きても補正することができない。これらの問題点を解決する設計手法を確立し、この手法によりSAR ADCの高速化に成功した。

要約(英語): This paper presents a design technique of minimizing time for each bit decision and adding redundancy bits. The technique helps the design of a SAR ADC. We show that the conversion time of proposed SAR ADCs can get faster than that of conventional ones by using the technique.

原稿種別: 日本語

PDFファイルサイズ: 932 Kバイト