トランジスタ・アレイ方式に基づくアナログレイアウトの高速プロトタイプ技術

カテゴリ: 研究会(論文単位)

論文No: ECT12099

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2012/12/21

タイトル(英語): Rapid Prototyping of Analog Layout based on Transistor Array Style

著者名: 中武 繁寿(北九州市立大学),董 青(北九州市立大学),楊 波(設計アルゴリズム研究所),李 静(設計アルゴリズム研究所)

著者名(英語): Nakatake Shigetoshi(The University of Kitakyushu),Dong Qing(The University of Kitakyushu),Yang Bo(Design Algorithm Laboratory,Inc.),Li Jing(Design Algorithm Laboratory,Inc.)

キーワード: アナログレイアウト|トランジスタ・アレイ|製造性|低消費電力|オペアンプ|基準回路

要約(日本語): 本研究では、トランジスタ規則配置を利用した高速アナログレイアウト合成手法を提案する。我々は超微細プロセスにおける製造性を考慮したトランジスタアレイ（TA）のレイアウトスタイルを導入する。TAスタイルでは、トランジスタは直列・並列接続するサブトランジスタに分割される。いくつかのアナログ回路の試作・評価の事例により、トランジスタ分割のアナログ回路特性への影響に対する考察を報告する。

要約(英語): This paper proposes a rapid analog layout synthesis based on a novel style with a regular bulk structure. We introduce the transistor array (TA) style considering the manufacturability for nano-scale CMOS process. In TA style, a large transistor is divided into a set of sub-transistors are connected in series or parallel. We report several analog design cases on TA including analysis of the impact on the characteristics caused by the transistor decomposition.

原稿種別: 日本語

PDFファイルサイズ: 1,328 Kバイト