コンパレータ遅延を利用したアナログテスト容易化回路

カテゴリ: 研究会(論文単位)

論文No: ECT13042

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2013/03/07

タイトル(英語): Analog Circuit Testing Scheme Using Comparator Delay

著者名: 須釜 裕太(群馬大学),小林 春夫(群馬大学)

著者名(英語): Sugama Yuta(Gunma University),Kobayashi Haruo(Gunma University)

キーワード: アナログテスト容易化|オンチップ計測|デジタルアシストアナログ技術|時間領域アナログ回路|Analog Design-For-Testability|On-Chip Measurement|Digitally-Assisted Analog Technique|Time Domain Analog Circuit

要約(日本語): 本研究ではコンパレータの出力遅延時間に着目し，これを新しい計測・テスト回路へ応用することを検討した．コンパレータの出力遅延時間は入力電位差の大きさに対して，逆比例の関係を持つ．この関係を積極的に利用した提案手法では，被計測値が小さいほど高分解能な計測が可能である．応用例としてMOSFET間のミスマッチに起因する電圧誤差をコンパレータに入力し，その誤差量（ミスマッチの程度）を計測・テストするアナログテスト容易化回路について検討し，その動作をシミュレーションで確認した．

要約(英語): Abstract: This paper presents a high resolution on-chip measurement technique for very small voltage difference between two signals using comparator delay. We utilize the property that the smaller the voltage difference is, the longer the comparator delay is. This can be a new analog circuit testing scheme to measure such as current source mismatches caused by mismatch among MOSFETs in a digital-to-analog converter.

原稿種別: 日本語

PDFファイルサイズ: 1,652 Kバイト