FIRフィルタを用いてクロックジッタと過剰ループ遅延の影響を抑えた連続時間型ΔΣ変調器の設計

カテゴリ: 研究会(論文単位)

論文No: ECT13058

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2013/07/04

タイトル(英語): Design of continuos delta sigma modulator using FIR filter to reduce clock jitter and excess loop delay

著者名: 清水 祐希(法政大学),安田 彰(法政大学),吉野 理貴(法政大学),北原 義大(法政大学)

著者名(英語): SHIMIZU Yuki(Hosei University),YASUDA Akira(Hosei University),YOSHINO Michitaka(Hosei University),KITAHARA Yoshihiro(Hosei University)

キーワード: 連続時間型ΔΣ変調|クロックジッタ|過剰ループ遅延|ＦＩＲフィルタ|Continuous time delta sigma modulator|Clock jitter|Excess loop delay|FIR filter

要約(日本語): 連続時間型ΔΣADCではクロックジッタと過剰ループ遅延の影響が問題になっている。従来は多ビット化を行うことで影響を低減していたが、フィードバック経路にFIRフィルタを用いることで影響を低減できることをシステムシミュレーションで確認した。本論文では回路レベルのシミュレーションを行うことで、実現可能なシステムであることを確認した。

要約(英語): This paper presents circuit of delta sigma modulator (DSM) that reduces the effects of clock jitter and excess loop delay. Using FIR filter in the feedback path reduce those effects. The proposed system is designed by using the Rohm0.18um process, and the designed CTDSM is simulated by Spectre. SNDR is deteriorated by a higher harmonics wave realized by the analog circuits as compared to the SNDR of the result by MATLAB simulation.

原稿種別: 日本語

PDFファイルサイズ: 830 Kバイト