断熱的論理回路における入力信号位相差の低消費電力効果に及ぼす影響

カテゴリ: 研究会(論文単位)

論文No: ECT13097

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2013/10/04

タイトル(英語): A study on effects of phase difference between input signal and AC supply on low-power consumption for adiabatic dynamic CMOS logic

著者名: 趙 勝一(山形大学),澤田 直樹(山形大学),青山 航大(山形大学),水沼 充(山形大学),横山 道央(山形大学)

著者名(英語): CHO Seung-Il(Yamagata University),SAWADA Naoki(Yamagata University),AOYAMA Kodai(Yamagata University),MIZUNUMA Mitsuru(Yamagata University),YOKOYAMA michio(Yamagata University)

キーワード: 位相差|設計仕様|断熱的論理回路|同期化回路|低消費電力|phase difference|design specifications|adiabatic dynamic CMOS logic|synchronizer|low power

要約(日本語): 本論文では、断熱的論理回路の交流信号と入力信号の位相差による消費電力の変化について考察する。それを基に、低消費電力の効果を最大化できる条件を提示して断熱的論理回路用同期化回路設計における指針を提案する。回路シミュレーションを用いて、提案した設計仕様の妥当性を確認した結果、提案設計において断熱的論理回路の低消費電力効果を最大化できる事が分かった。

要約(英語): In this paper, the deviations in power consumption due to the phase difference between the clock and the AC signal of adiabatic dynamic CMOS logic (ADCL) have been studied. Considering conditions maximizing the low-power efficiency, design specifications of synchronizer for ADCL are proposed. The simulation result has shown that the proposed design enables to maximize low-power efficiency of ADCL.

原稿種別: 日本語

PDFファイルサイズ: 1,127 Kバイト