電圧制御型カスコードディレイラインの一検討

カテゴリ: 研究会(論文単位)

論文No: ECT14008

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2014/01/23

タイトル(英語): A study of the Voltage Controlled Cascode Delay Line

著者名: 佐藤 孝春(青山学院大学),井岡 惠理(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Takaharu Sato(Graduate school of Aoyama Gakuin University),Eri Ioka(Aoyama Gakuin University),Yasuyuki Matsuya(Graduate school of Aoyama Gakuin University)

キーワード: 遅延同期回路|遅延線|電荷の再分配|Delay Locked Loop|Delay Line|Charge redistribution

要約(日本語): ディレイラインは、遅延同期回路(DLL)等の時間を制御する回路で用いられる遅延要素である。この遅延制御のためにトランジスタスイッチを用いる方式があるが、分解能は遅延素子数に依存する。そのため、分解能と回路規模にトレードオフが存在する。本検討においては、MOSFETを抵抗として利用し、制御電圧を折り返して遅延の制御を行うことにより、回路規模を肥大させることなく、細かな遅延制御を行うことを可能とした。

原稿種別: 日本語

PDFファイルサイズ: 989 Kバイト