CMOS標準ロジックを用いた確率的フラッシュ型AD変換器の試作と評価

カテゴリ: 研究会(論文単位)

論文No: ECT14058

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2014/07/03

タイトル(英語): Design and evaluation of stochastic flash ADC using standard CMOS logic

著者名: 竹端 久登(北見工業大学),谷本 洋(北見工業大学),吉澤 真吾(北見工業大学)

著者名(英語): Hisato Takehata(Kitami Institute of Technology),Hiroshi Tanimoto(Kitami Institute of Technology),shingo Yoshizawa(Kitami Institute of Technology)

キーワード: 確率的フラッシュ型ＡＤＣ|ＣＭＯＳインバータ|オフセットばらつき|ＣＭＯＳ標準ロジック|stochastic flash ADC|CMOS inverter|Offset variation|standard CMOS logic

要約(日本語): 確率的フラッシュ型AD変換器（SFADC）は参照電圧の代わりに比較器のオフセットばらつきを利用する方式である．SFADCは統計的性質を用いる方式であるため，原理的に多数の比較器が必要となる．本研究では，CMOS標準ロジックICを用いてSFADCを試作し，比較器がCMOSインバータで少数の場合(90個)の問題点を検討した．

要約(英語): Since stochastic flash AD converters (SFADC) use statistical method, threshold voltages of SFADC are defined by comparator offsets instead of fixed interval reference voltages. SFADC needs many comparators. We designed and evaluated an experimental SFADC by using standard CMOS logic ICs to explore issues due to relatively small number of comparators (90 comparators) are used.

原稿種別: 日本語

PDFファイルサイズ: 1,642 Kバイト