時間差増幅回路を用いたパイプラインTDCの高精度化の検討

カテゴリ: 研究会(論文単位)

論文No: ECT14073

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2014/10/09

タイトル(英語): A study of the high accuracy pipeline Time-to-Digital Converter with Time Amplifier

著者名: 須藤 祥稔(青山学院大学),井岡 惠理(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Akitoshi Sudo(Graduate school of Aoyama Gakuin University),Eri Ioka(Aoyama Gakuin University),Yasuyuki Matsuya(Graduate school of Aoyama Gakuin University)

要約(日本語): TDCの小型化にあたり、回路規模と時間分解能のトレードオフが課題となっており、小型化の一手法として、時間差増幅回路を用いて時間残差の増幅を行うパイプライン構成TDCを提案した。これに対し本研究では時間差増幅回路をカスコード構成とすることにより精度向上の検討を行った。シミュレーションによる動作検証により、1段1.5bitのTDCを5段構成とすることで出力6bit相当の分解能が得られることを確認した。

要約(英語): We propose the high accuracy pipeline Time-to-Digital Converter with Time Amplifier. The high resolution and small circuit area are required for TDC. We had proposed the new TDC method using the pipeline architecture. In this study, we improve accuracy by the cascode configuration of time difference amplifier circuits. As a result, we showed that the output resolution of 6bit equivalent is obtained by five cascaded to the TDC for outputting 1.5bit.

原稿種別: 日本語

PDFファイルサイズ: 1,521 Kバイト