簡易論理合成手法の提案

カテゴリ: 研究会(論文単位)

論文No: ECT15023

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2015/01/23

タイトル(英語): A Proposal of Compact Logic Synthesis

著者名: 蘆苅 将大(高知大学大学院),豊永 昌彦(高知大学),村岡 道明(高知大学)

著者名(英語): Masahiro Ashikari(Kochi University),Masahiko Toyonaga(Kochi University),Michiaki Muraoka(Kochi University)

キーワード: 論理合成|設計自動化|最適化|集積回路|コンピュータ支援設計|論理回路|logic synthesis|EDA|optimization|LSI|CAD|logic circuit

要約(日本語): システムの大規模化やLSIの微細化に伴い，設計期間の長さや回路面積の大きさが問題になっており，部分回路におけるタイミングや面積の最適化の必要となることが多い．そこで，小規模な回路を対象としてそのクリティカルパス部分を高速に最適化する手法を提案する．本手法を回路に適用したところ，ランダム回路では最大85％の削減ができ、処理時間を入力数10以下の回路について1秒以内とすることができた．

要約(英語): In this paper, a compact logic synthesis method is proposed. It enables the optimization of the area and the delay time of a circuit at high speed. As a result of applying this method, the reduction rate of the area was up to 85% and required less than one second for small circuits.

原稿種別: 日本語

PDFファイルサイズ: 1,079 Kバイト