CMOSしきい値結合写像回路の測定・評価

カテゴリ: 研究会(論文単位)

論文No: ECT15095

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2015/11/13

タイトル(英語): Measurement and evaluation of a CMOS threshold-coupled map circuit

著者名: 上ノ原 誠二(九州工業大学),森江 隆(九州工業大学),田向 権(九州工業大学),合原 一幸(東京大学)

著者名(英語): Seiji Uenohara(Kyushu Institute of Technology),Takashi Morie(Kyushu Institute of Technology),Hakaru Tamukoh(Kyushu Institute of Technology),Kazuyuki Aihara(The University of Tokyo)

キーワード: しきい値結合写像|ＣＭＯＳ|集積回路|threshold-coupled map|CMOS|integrated circuit

要約(日本語): 非線形変換としきい値処理を組み合わせた演算ユニットを結合したしきい値結合写像モデルでは様々な時空間パターンが確認されている．このモデルを実装するために，非線形演算ユニットを400個配置したCMOSアレイ回路を設計・試作した．この回路を構成するユニット回路は外部から非線形電圧波形を与えることで任意の１次元離散時間写像を実行できる．本研究では非線形波形を変えた時のアレイ回路の振る舞いについて示す．

要約(英語): We designed, fabricated and tested a CMOS LSI chip that implements a threshold-coupled map proposed by S. Sinha. The chip includes 400 nonlinear-map unit circuits. We conducted circuit experiments of 1D threshold-coupled networks with logistic and chaotic-neuron maps using the fabricated LSI chip. The measurement results show that various spatiotemporal patterns emerge on the 1D array of unit circuits in the chip.

原稿種別: 日本語

PDFファイルサイズ: 2,584 Kバイト