配線可能性とミスマッチ抑制を考慮したアナログレイアウト合成手法

カテゴリ: 研究会(論文単位)

論文No: ECT15097

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2015/12/21

タイトル(英語): Routable and Matched Layout-styles for Analog Module Generation

著者名: 中武 繁寿(北九州市立大学)

著者名(英語): Shigetoshi Nakatake(The University of Kitakyushu)

キーワード: アナログレイアウト|配線可能性|ミスマッチ|コモンセントロイド|配置|配線|Analog Layout|Routability|Mismatch|Common-centroid|Placement|Routing

要約(日本語): 本研究では、対称となる回路を限定することにより、配線可能性を保証し素子ミスマッチを抑制するアナログレイアウト合成方式を紹介する。まずMOSトランジスタでは、ネットの複製とトランジスタ分割を利用して、すべてのトランジスタがマッチング対となる対称列構造レイアウト方式を提案する。ここでは、電流パスに沿って拡散融合が最大化される。さらに、100%配線可能性を保証するコモンセントロイド容量レイアウト合成方式も提案し、これら方式を用いた逐次比較型のADC設計事例も紹介し、提案方式の有効性を示す。

要約(英語): This paper introduces novel layout-styles with layout generation algorithms for analog modules in order to guarantee complete routing and perfect matching of devices. We focus on MOS transistor layout and capacitor array layout. In the transistor layout, we introduce a symmetrical row-based structure where all transistors are transformed to matched pairs by duplicating sub-netlists or decomposing into sub-transistors. Furthermore, we present a common-centroid capacitor array generation 100% routability under the signal coupling constraint.In the design case of an SAR-ADC, we apply our layout-styles to the generation of a comparator and a capacitor array, and demonstrate a significant advantage with respect to the whole design time.

原稿種別: 英語

PDFファイルサイズ: 1,384 Kバイト