サブスレッショルド動作フィルタレスデジタルPLL回路の設計と評価

カテゴリ: 研究会(論文単位)

論文No: ECT16010

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2016/01/21

タイトル(英語): A Design and Evaluation of Subthreshold Filter-less Digital Phase Locked Loop.

著者名: 渡辺 晃輔(山形大学),原田 知親(山形大学)

著者名(英語): Watanabe Kousuke(Yamagata univ.),Harada Tomochika(Yamagata univ.)

キーワード: サブスレッショルド|ＤＰＬＬ|低消費電力|フィルタレス|Subthreshold|DPLL|Low power|filter-less

要約(日本語): 本研究では電源電圧0.5V、サブスレッショルド領域で動作するデジタルPLL回路の検討を行った。サブスレッショルド領域では遅延が大きく、アナログ回路を利用したPLL回路は動作が見込めない可能性がある。そこで、デジタル回路に着目し、更にフィルタを使用しない新たなアルゴリズムを用いたPLL回路を設計した。計算機による解析の結果、フィルタレスでも安定して同期させることに成功した。消費電力は1048kHzの周波数において390nWとなった。

要約(英語): In this paper, we design and evaluate the 0.5V subthreshold filter-less digital PLL.Under the subthreshold region, it’s very difficult for analog type PLL using LPF to operate at 0.5V power supply due to narrow signal voltage range.Thus, we design the filter-less digital PLL circuit using our proposed synchronization algorism.As a result, we succeed synchronization without LPF. Power consumption is 390nW at 1048kHz synchronous operation.

原稿種別: 日本語

PDFファイルサイズ: 1,553 Kバイト