演算増幅器並列化による2倍SC増幅回路の構成

カテゴリ: 研究会(論文単位)

論文No: ECT17002

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2017/01/19

タイトル(英語): The construction of the gain-of-2 SC amplifier circuit using a parallelization of an aperational amplifier

著者名: 原 卓也(東京理科大学),松浦 達治(東京理科大学),兵庫 明(東京理科大学)

著者名(英語): Takuya Hara(Tokyo University of Science),Tatsuji Matuura(Tokyo University of Science),Akira Hyogo(Tokyo University of Science)

キーワード: ＣＭＯＳ|演算増幅器|スイッチトキャパシタ|CMOS|operational amplifier|switched capacitor

要約(日本語): 演算増幅器は広く用いられる回路ブロックである。近年の素子の微細化・低電圧化は高い速度を実現することを容易にした一方で、高い利得を実現することを困難にした。本論文では、演算増幅器並列化による2倍SC増幅回路の構成について提案し、従来のフリップアラウンド2倍SC増幅回路と比較を行う。65nmプロセスを用いたシミュレーションの結果、提案回路は従来回路に比べ高い利得を持つことを確認した。

要約(英語): In this paper, the gain-of-2 amplifier circuit using a parallelization of an operational amplifier is proposed and compared with the conventional flip-around gain-of-2 amplifier circuit. As a result of simulation using 65nm CMOS model parameter, the proposed amplifier circuit has high precision gain and high settling times by conventional flip-around gain-of-2 amplifier circuit.

原稿種別: 日本語

PDFファイルサイズ: 955 Kバイト