コンパレータの過渡応答を用いた対数圧縮ADCの評価

カテゴリ: 研究会(論文単位)

論文No: ECT17107

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2017/10/12

タイトル(英語): An Evaluation of a Logarithmic Compression ADC Using Transient Response of a Comparator

著者名: 稲垣 雄志(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Yuji Inagaki(Aoyama Gakuin University),Yasuyuki Matsuya(Aoyama Gakuin University)

キーワード: 対数圧縮|ＡＤＣ|ラッチドコンパレータ|ＴＤＣ|logarithmic compression|ADC|latched comparator|TDC

要約(日本語): コンパレータとTDCの組み合わせにより低電圧動作が可能な対数圧縮ADCを過去に提案した。提案回路は、対数アンプの代わりにコンパレータの対数過渡応答特性を利用し、その比較時間をTDCで量子化してデジタル値を得る。本報告では、VDECの0.18-?m CMOSプロセスで提案回路の試作を行ったので、レイアウト設計と試作チップの評価結果について報告する。

要約(英語): We proposed a logarithmic compression ADC which utilizes the settling time of a comparator instead of a logarithmic amplifier. We made a prototype of the proposed ADC by VDEC 0.18-?m CMOS process. In this report, we show layout design and evaluation results of the prototype.

原稿種別: 日本語

PDFファイルサイズ: 1,902 Kバイト