ＣＤＲ用ＰＬＬ構成の一検討

カテゴリ: 研究会(論文単位)

論文No: ECT18092

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2018/12/21

タイトル(英語): A study of PLL for CDR

著者名: 服部 拓成(青山学院大学),稲垣 雄志(青山学院大学),松谷 康之(青山学院大学)

著者名(英語): Takunari Hattori(Aoyama Gakuin University Graduate school ),Yuji Inagaki(Aoyama Gakuin University),Yasuyuki Matsuya(Aoyama Gakuin University)

キーワード: クロック再生技術|位相同期技術|時間増幅回路|Clock Data Recovery|Phase Locked Loop|TimeAMP circuit

要約(日本語): CDRは受信データとクロックを同期させるデータ通信の要素回路である。従来のCDRに用いられているアナログPLLは連続データ入力時に位相ドリフトによる同期外れを起こす問題がある。本稿では周波数同期と位相同期を別々に制御し、位相ドリフトを防止するPLLを提案する。回路シミュレーションによりデータレート50Mspsで位相ドリフトが150ps以内であることを確認した。

要約(英語): The CDR is used to synchronize the received data and the clock. The PLLs in conventional CDRs are out of synchronization when continuous data is input. We propose a PLL that controls frequency and phase separately. We confirmed that the phase drift is within 150ps at the 50Msps data rate.

原稿種別: 日本語

PDFファイルサイズ: 1,400 Kバイト