寄生容量を考慮したオンチップアナログFIRフィルタのための遅延回路の設計

カテゴリ: 研究会(論文単位)

論文No: ECT19009

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/01/24

タイトル(英語): Design of Delay Circuits for On-chip Analog FIR Filter Considering Parasitic Capacitor

著者名: 杉田 大毅(明治大学),和田 和千(明治大学)

著者名(英語): Daiki Sugita(Meiji University),Kazuyuki Wada(Meiji University)

キーワード: リアクタンス回路|群遅延特性|ＦＩＲフィルタ|Reactance circuit|Group delay characteristics|FIR filter

要約(日本語): 伝送線路やベッセルフィルタよりも小面積のアナログ遅延器が提案されているが，その回路は理想バッファを用いている。そこで本稿では，バッファをソースフォロワで実現し、寄生容量の影響で群遅延特性が歪まないように、近似手法を変えてリアクタンス回路を３つ示す。10Gbps-FIRフィルタに用いる遅延器として設計したそれらの性能を，面積、周波数特性及びソースフォロワの最大許容出力抵抗の点から比較検討する。

要約(英語): Analog delay circuits are designed by changing approximation method so that the group delay deviations due to parasitic capacitors of a source follower are suppressed. Performance of the circuits designed as delay element used for 10-Gbps FIR filter are compared from the viewpoints of occupied area, frequency characteristics and the maximum feasible output resistance of a source follower.

原稿種別: 日本語

PDFファイルサイズ: 2,685 Kバイト