断熱的論理によるSRAM PUFのポストレイアウトシミュレーション評価

カテゴリ: 研究会(論文単位)

論文No: ECT19058

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/09/20

タイトル(英語): Evaluation of Post-Layout Simulation of Adiabatic SRAM PUF

著者名: 高橋 康宏(岐阜大学),子安 博貴(岐阜大学)

著者名(英語): Yasuhiro Takahashi(Gifu University),Hiroki Koyasu(Gifu University)

キーワード: ＰＵＦ|断熱的論理|低消費電力|ハードウェア　セキュリティ|PUF|Adiabatic logic|low-power|hardware security

要約(日本語): シリコンベースの物理困難関数（PUF）は，セキュリティ脆弱性を軽減するための一般的によく知られたセキュリティ要素回路である。近年，準断熱的論理に基づくPUF(QUALPUF)がKumarとThapliyalによって初めて提案された。 QUALPUFは超低消費電力であるゆえに，RFIDや無線センサノードなどの低電力ポータブル機器への認証実装に適している。本論文では，4ビットQUALPUFのポストレイアウトシミュレーション結果を示す。QUALPUFのユニーク性と信頼性を評価のために0.18 umの標準CMOSプロセスで実装した。 その結果，58.7x15.7 um2のレイアウト面積を占め，シミュレーションより，29.73 fJ /cycle/bitの消費エネルギー，および，優れたユニーク性と信頼性を有することが分かった。

要約(英語): Silicon based Physical Unclonable Function (PUF) is a popular hardware security primitive for mitigating security vulnerabilities. Recently, Quasi-adiabatic logic based physical unclonable function (QUALPUF) was first proposed by Kumar and Thapliyal. QUALPUF has ultra low-power dissipation; hence it is suitable to implement in low-power portable electronic devices such RFIDs, wireless sensor nodes, etc. In this paper, we present the post-layout simulation results of the 4-bit QUALPUF for low-power portable electronic devices. To evaluate the uniqueness and reliability, the 4-bit QUALPUF is implemented in 0.18 um standard CMOS process with 1.8 V supply voltage. The QUALPUF occupies 58.7x15.7 um2 of layout area. The postlayout simulation results illustrate that the 4-bit QUALPUF has good uniqueness and reliability with 29.73 fJ/cycle/bit energy consumption.

原稿種別: 日本語

PDFファイルサイズ: 512 Kバイト