パルス形ニューロンモデルの実装に対する検討

カテゴリ: 研究会(論文単位)

論文No: ECT19092

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/12/18

タイトル(英語): A Study on IC Implementation of a Pulse-Type Hardware Neuron Model

著者名: 佐々木 芳樹(日本大学),佐伯 勝敏(日本大学)

著者名(英語): yoshiki sasaki(Nihon University),katsutoshi saeki(Nihon University)

キーワード: パルス形ハードウェアカオスニューロンモデル|Λ形負性抵抗素子|集積回路|低容量化|ばらつき耐性|バイアス回路|Pulse-type hardware chaotic neuron model|Λ-Shaped Negative Resistance Device|Integrated circuit|Low Capacity Implementation|Dispersion Tolerance|Bias Circuit

要約(日本語): 近年，脳型情報処理システム構築のため，生体ニューロンが持つ優れた情報処理能力の工学的応用を目指した研究が行なわれている．先に我々は， CMOSプロセスのみで集積回路化可能な低容量化パルス形カオスニューロンモデルを提案したが，実装におけるばらつき耐性などへの検討が不十分であった．本稿では，実装を考慮したバイアス回路の設計を行い，作成したICチップを実測したので結果について報告する

要約(英語): In recent years, a number of studies of neural networks have been conducted with the purpose of applying engineering to the brain. Previously, we proposed a pulse-type hardware chaotic neuron model with low capacity. However, there was not enough of the investigation about dispersion tolerance of the IC. In this paper, we propose a bias circuit for considering dispersion tolerance.

原稿種別: 日本語

PDFファイルサイズ: 2,024 Kバイト