C-C ladderを用いた省面積SAR-ADCの提案

カテゴリ: 研究会(論文単位)

論文No: ECT19096

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/12/18

タイトル(英語): A Space-saving SAR-ADC using C-C ladder

著者名: 関根 慧(東京理科大学),松浦 達治(東京理科大学),岸田 亮(東京理科大学),兵庫 明(東京理科大学)

著者名(英語): Satoshi Sekine(Tokyo University of Science),Tatsuji Matsuura(Tokyo University of Science),Ryo Kishida(Tokyo University of Science),Akira Hyogo(Tokyo University of Science)

キーワード: Ａ／Ｄ・Ｄ／Ａ変換器|Ｃ－２Ｃラダー|逐次比較型Ａ／Ｄ変換器|基数|β展開|A/D･D/A Converter|C-2C ladder|SAR-ADC|Radix|beta-expansion

要約(日本語): 本研究では、従来型C-2C ladderを改良したC-C ladderを用いた省面積SAR-ADCを実現するための新しい回路構成を提案する。提案の回路構成は9bit、10bit分解能に相当する差動SAR-ADCをそれぞれ、30、38個の単位容量で実現可能である。提案のアーキテクチャは理論的に算出された正しい基数を与えてデジタル補正することによって、入力に対応する正しい2進ディジタル出力を必要な精度で与えることができる。

要約(英語): This paper proposes a differential successive approximation register analog-to-digital converter (SAR-ADC) using C-C ladder. This architecture has less number of unit capacitance than the SAR-ADC with conventional C-2C ladder. The proposed architecture can realize 9-bit and 10-bit resolution differential SAR-ADC with only 30 and 38 unit capacitance, respectively.

原稿種別: 日本語

PDFファイルサイズ: 1,173 Kバイト