3Dフラッシュメモリの製造技術を用いた積層型全加算器の研究

カテゴリ: 研究会(論文単位)

論文No: ECT19104

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/12/19

タイトル(英語): Study of stacked full adder circuit with fabrication technology of 3D flash memory.

著者名: 鈴木 章矢(湘南工科大学),渡辺 重佳(湘南工科大学)

著者名(英語): Fumiya Suzki(Shonan Institute of Technology),Shigeyoshi Watanabe(Shonan Institute of Technology)

キーワード: ３Ｄフラッシュメモリ|Ｆｅ－ＦＥＴ|複合ゲート|全加算器|3Dflash memory| Fe-FET|composite gate|full adder

要約(日本語): 3Dフラッシュメモリの製造技術を用いた積層型全加算器の新しい回路設計法を提案した。展開方式、複合方式１、複合方式2、コンパクト方式、２入力NAND/NOR、3入力NAND/NAND等の様々な積層型全加算器を設計し、トランジスタ数、シリコン柱数、パターン面積を従来の方式と比較した。その結果、展開方式では48%、複合方式１では28％、複合方式2では25%、コンパクト方式では21%、2入力NAND/NOR方式では17%、3入力NAND/NANDでは29%従来の方式と比較してパターン面積を縮小できることがわかった。

要約(英語): Novel new stacked full adder circuit with fabrication technology of 3D flash memory has been newly proposed.Designed stacked full adder circuit such as the expansion scheme, composite gate scheme 1, composite gate scheme 2, compact scheme, 2 inputs NAND/NOR scheme and 3 inputs NAND/NAND scheme, are compared the number of transistors, the number of silicon pillars and the pattern area with the conventional scheme. Number of pattern area of expansion scheme is by about 48% smaller than conventional scheme. In addition, composite gate scheme1, composite gate scheme 2, compact scheme, 2 inputs NAND/NOR scheme and 3 inputs NAND/NAND scheme can be reduced by 28%, 25%, 21%, 17% and 29%, respectivery.

原稿種別: 日本語

PDFファイルサイズ: 1,624 Kバイト