Deep-Q-Networkを用いた素子値変更推論による高速・低消費電力コンパレータを実現する素子値決定

カテゴリ: 研究会(論文単位)

論文No: ECT19113

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2019/12/19

タイトル(英語): Determining element values to realize a high-speed and low-power consumption comparator by inferring element value changes using Deep-Q-Network

著者名: 猿田 将大(群馬大学),髙井 伸和(群馬大学),今野 哲史(群馬大学)

著者名(英語): Masahiro Saruta(Gunma University),Nobukazu Takai(Gunma University),satosi konno(Gunma University)

キーワード: Ｑ－Ｌｅａｒｎｉｎｇ|自動設計|アナログ回路|コンパレータ|Ｄｅｅｐ－Ｑ－Ｎｅｔｗｏｒｋ|Q-Learning|Automatic design|Analog circuit|Comparator|Deep-Q-Network

要約(日本語): コンパレータはADCなどの信号を比較する部分などで使用され、高速・低消費電力が求められる。しかし、高速化と低消費電力化にはトレードオフの関係があり、この２つの特性を同じ回路構成で同時に達成することは困難である。本研究では、人工知能のアルゴリズムの一つのDQNを用いて高速・低消費電力コンパレータを実現する自動設計手法を提案する。提案手法により、同一回路構成で高速・低消費電力コンパレータを実現した。

要約(英語): In this study, we propose an automatic design method that realizes a high-speed and low-power consumption comparator using Deep-Q-Network, which is an artificial intelligence algorithm. Using the proposed method, a high-speed and low-power comparator with the same circuit configuration was realized.

原稿種別: 日本語

PDFファイルサイズ: 963 Kバイト