インピーダンススケーリング回路の試作と性能評価に関する検討

カテゴリ: 研究会(論文単位)

論文No: ECT20029

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2020/03/09

タイトル(英語): Performance Evaluation of a Prototype Chip of an Impedance Scaling Circuit

著者名: 大淵 武史(防衛大学校),緒方 貴士(防衛大学校),木原 滉貴(防衛大学校),松元 藤彦(防衛大学校)

著者名(英語): Takeshi Ohbuchi(National Defense Academy of Japan),Takashi Ogata(National Defense Academy of Japan),Koki Kihara(National Defense Academy of Japan),Fujihiko Matsumoto(National Defense Academy of Japan)

キーワード: アナログ集積回路|インピーダンススケーリング回路|試作チップ|ＭＯＳキャパシタ|Analog Integrated Circuit|Impedance Scaling Circuit|Prototype Chip|MOS Capacitor

要約(日本語): 生体信号を処理する低周波アクティブフィルタなどに用いられる容量の占有面積を削減するため、電流負帰還により見かけ上の容量を大きくするインピーダンススケーリング回路が提案されている。本研究では、MOSキャパシタの見かけ上の容量を大きくするインピーダンススケーリング回路を試作し、性能評価を行った。試作したインピーダンススケーリング回路の実測値と設計値との差が大きく、その要因について検討を行った。

要約(英語): To reduce a chip area occupied by a capacitor used for a low-frequency active filter, an impedance scaling circuit has been proposed. In this study, we prototyped an impedance scaling circuit to increase the apparent capacitance of a MOS capacitor and evaluated its performance. We discussed the factor of difference between the measured value and the design value.

原稿種別: 日本語

PDFファイルサイズ: 1,336 Kバイト