三進SAR ADCを用いたFlash-SAR ADCアーキテクチャの提案

カテゴリ: 研究会(論文単位)

論文No: ECT20073

グループ名: 【C】電子・情報・システム部門 電子回路研究会

発行日: 2020/10/08

タイトル(英語): An 8-bit Hybrid Analog to Digital Converter Using Flash and Radix-3 SAR ADC

著者名: 平井 龍吉(東京理科大学),松浦 達治(東京理科大学),岸田 亮(東京理科大学),兵庫 明(東京理科大学)

著者名(英語): Ryukichi Hirai(Tokyo university of science),Tatsuji Matsuura(Tokyo university of science),Ryo Kishida(Tokyo university of science),Akira Hyogo(Tokyo university of science)

キーワード: Ａ／Ｄ変換器|逐次比較型|三進逐次比較型|フラッシュ型|ハイブリッド構成|変換サイクル数|analog-to-digital converter (ADC) |successive approximation resister (SAR)|radix-3|flash|hybrid|comparison cycle

要約(日本語): 本研究は、4-bitのFlash ADCと3-ternary-bitの三進SAR ADCを組み合わせハイブリッド構成にした8bit flash-SAR ADCを提案する。従来型のflash-SAR ADCと比較して全体の変換サイクルの回数が2サイクル分削減できる。LTspiceを用いシミュレーションで動作確認をし、提案回路のDNL及びINLはそれぞれ-0.1/0.1 LSB、0/0.2 LSBであった。

要約(英語): This paper presents the design of an 8-bit hybrid analog to digital converter (ADC) using the coarse flash ADC and the fine successive approximation resister (SAR) ADC. The proposed ADC consists of a 4-bit flash ADC and 3-ternary-bit radix-3 SAR ADC. Our proposed hybrid ADC reduces the total number of comparison cycles by five and two cycles compared with conventional 8-bit radix-2 SAR ADC and 8-bit flash-SAR ADC, respectively. Because radix-3 SAR ADC has redundancy, the proposed hybrid ADC corrects decision error in flash ADC. The proposed hybrid ADC achieves differential nonlinearity (DNL) of -0.1/+0.1 least significant bit (LSB) and integral nonlinearity (INL) of 0/+0.2 LSB.

原稿種別: 日本語

PDFファイルサイズ: 1,006 Kバイト