デュアルシリサイドを用いた低直列抵抗CMOSソース/ドレイン電極形成技術

カテゴリ: 研究会(論文単位)

論文No: EDD11036

グループ名: 【C】電子・情報・システム部門 電子デバイス研究会

発行日: 2011/03/01

タイトル(英語): Low Series Resistance CMOS Source/Drain Electrode Formation Technology using Dual Silicide

著者名: 黒田 理人(東北大学),田中 宏明(東北大学),中尾 幸久(東北大学),寺本 章伸(東北大学),宮本 直人(東北大学),須川 成利(東北大学),大見 忠弘(東北大学)

著者名(英語): Kuroda Rihito(Tohoku University),Tanaka Hiroaki(Tohoku University),Nakao Yukihisa(Tohoku University),Teramoto Akinobu(Tohoku University),Miyamoto Naoto(Tohoku University),Sugawa Shigetoshi(Tohoku University),Ohmi Tadahiro(Tohoku University)

キーワード: ＣＭＯＳ|シリサイド|直列抵抗|Ｅｒ|Ｐｄ|Ｗ|CMOS|Silicide|Series Resistance|Er|Pd|W

要約(日本語): デュアルシリサイドを用いた極低直列抵抗CMOS S/D 電極形成技術を開発した。大気遮断プロセスで形成したW/ErSi2/n+-Siと、W/Pd2Si/p+-Si とのメタルスタックトシリサイド構造を用いることで、Rcとして8.0x10^-10ohm-cm2、Rsheet として4.9ohm/□を達成した。開発技術は、微細CMOSの電流駆動能力向上のために有力なS/D電極形成のプラットフォーム技術である。

要約(英語): Ultra-low series resistance S/D electrodes are developed. Rc of 8.0x10^-10ohm-cm^2 and Rsheet of 4.9ohm/□ are achieved by W/ErSi2/n+-Si and W/Pd2Si/p+-Si metal stacked silicide structures. CMOS performance is successfully demonstrated. The developed technology is a highly promising S/D electrode platform for scaled down CMOS to maximize the current drivability.

原稿種別: 日本語

PDFファイルサイズ: 948 Kバイト