縦型ＩｎＧａＡｓ　ＭＩＳＦＥＴのソース寄生容量削減

カテゴリ: 研究会(論文単位)

論文No: EDD11048

グループ名: 【C】電子・情報・システム部門 電子デバイス研究会

発行日: 2011/03/02

タイトル(英語): Reduction of source parasitic capacitance in vertical InGaAs MISFET

著者名: 松本 豊(東京工業大学),齋藤 尚史(東京工業大学),宮本 恭幸(東京工業大学)

著者名(英語): Matsumoto Yutaka(Tokyo Institute of Technology),Saito Hisashi(Tokyo Institute of Technology),Miyamoto Yasuyuki(Tokyo Institute of Technology)

キーワード: 化合物|ＭＩＳＦＥＴ|寄生容量|縦型|compunder|MISFET|parasitic capasitance|vertical

要約(日本語): 　我々は電子の走行する領域をすべて真性半導体として、走行中の電子の散乱を抑制するトランジスタの研究を行っている。今回の報告では、寄生容量削減の為にBCBを挟んだ構造の研究を行った。

要約(英語): We have studied a vertical InGaAs MISFET with an electron launcher and an undoped channel to prevent scattering of electrons. In this report, we studied insertion of BCB insulating layer to reduce the parasitic capacitance.

原稿種別: 日本語

PDFファイルサイズ: 1,291 Kバイト