デバイスシミュレーションによる３次元パワーSoC向けESD保護素子の検討

カテゴリ: 研究会(論文単位)

論文No: EDD15094,SPC15176

グループ名: 【C】電子・情報・システム部門 電子デバイス/【D】産業応用部門 半導体電力変換合同研究会

発行日: 2015/10/29

タイトル(英語): Device simulation of ESD protection devices for 3D stacking power supply on chip

著者名: 池田 裕帆(九州工業大学),中川 謙太郎(九州工業大学),吉田 航(九州工業大学),松本 聡(九州工業大学)

著者名(英語): Yuho Ikeda(Kyushu Institute of Technology),Kentaro Nakagawa(Kyushu Institute of Technology),Wataru Yoshida(Kyushu Institute of Technology),Satoshi Matsumoto(Kyushu Institute of Technology)

キーワード: ３Ｄ－　ＩＣ|Ｓｉｌｉｃｏｎ　ｏｎ　Ｄｉａｍｏｎｄ|ＳＯＩ|ＥＳＤ|パワーＳｏＣ|３ＤパワーＳｏＣ|3D-IC|Silicon on Diamond|SOI|ESD|power SoC|3D power SoC

要約(日本語): 本論文では、従来のSOI基板とダイヤモンドを埋め込み絶縁膜（SOD）基板上のESD保護素子の破壊耐量をシミュレーションにより比較した結果を報告する。その結果、SOD基板のESD耐量はSOI基板よりも2.8倍高いことを明らかにした。さらに、３DパワーSupply on Chip実現に向けて最適な積層構造を提案する。

要約(英語): In this paper, ESD protection capability of the protection devices fabricated on Silicon on Diamond (SOD) structure and the conventional Si substrate is compared based on device simulations. In additions, we propose the 3D stacking structure suitable for power supply on chip (power-SoC).

原稿種別: 日本語

PDFファイルサイズ: 1,524 Kバイト