68mV/decのSSを持つGaAsSb/InGaAs縦型ダブルゲートトンネルFET

カテゴリ: 研究会(論文単位)

論文No: EDD17051

グループ名: 【C】電子・情報・システム部門 電子デバイス研究会

発行日: 2017/03/10

タイトル(英語): GaAsSb/InGaAs Double-Gate Vertical Tunnel FET with a Subthreshold Slope of 68mV/dec.

著者名: 青沼 遼介(東京工業大学),岩田 真次郎(東京工業大学),木瀬 信和(東京工業大学),宮本 恭幸(東京工業大学)

著者名(英語): Ryosuke Aonuma(Tokyo Institute of Technology),Shinjiro Iwata(Tokyo Institute of Technology),Nobukazu Kise(Tokyo Institute of Technology),Yasuyuki Miyamoto(Tokyo Institute of Technology)

キーワード: トンネルＦＥＴ|ヘテロ接合|ダブルゲート|サブスレッショルドスロープ|tunnel FET|GaAsSb/InGaAs heterojunction|double-gate|steep subthreshold slope

要約(日本語): Tunnel Field-Effect Transistors(TFETs)はそのトンネル効果を用いた構造によって従来のMOSFETを超えるsub-threshold slope (SS)が達成可能であり、次世代の低消費電力デバイスとして期待されている。我々の研究室では過去の研究からチャネルInGaAsのボディ幅を薄くすることによって高性能化を達成できる事を報告している。今回の報告では、GaAsSb/InGaAs Double-Gate Tunnel FETsにおいて、ボディ幅を削減する事によりSSの最小値の改善に成功した事、及び、非常に薄いボディ幅を持つデバイスの作製に成功した事を報告する。

要約(英語): Tunnel field-effect transistors (TFETs) are capable of achieving steep subthreshold slope (SS) that exceed conventional MOSFETs. In this report, we report that we succeeded in improving minimum of SS by reducing the body width in GaAsSb / InGaAs Double-Gate tunnel FETs and succeeded in fabricating a device with designed ultra-thin body width.

原稿種別: 日本語

PDFファイルサイズ: 1,760 Kバイト