分割埋め込みゲート構造を有するＮｃｈ　ＬＤＭＯＳのＨＣＩ劣化改善

カテゴリ: 研究会(論文単位)

論文No: EDD17078,SPC17177

グループ名: 【C】電子・情報・システム部門 電子デバイス/【D】産業応用部門 半導体電力変換合同研究会

発行日: 2017/11/20

タイトル(英語): A Novel nLDMOSFET with a Split-Recessed Gate for HCI Improvement

著者名: 森 隆弘(ルネサスセミコンダクタマニュファクチュアリング),久保 俊次(ルネサスセミコンダクタマニュファクチュアリング),一法師 隆志(ルネサスセミコンダクタマニュファクチュアリング)

著者名(英語): Takahiro Mori(Renesas Semiconductor Manufacturing Co., Ltd.),Shunji Kubo(Renesas Semiconductor Manufacturing Co., Ltd.),Takashi Ipposhi(Renesas Semiconductor Manufacturing Co., Ltd.)

キーワード: 分割埋め込みゲート|ＳＲＧ－ＬＤＭＯＳ|ＨＣＩ|Split-Recessed Gate|SRG-LDMOS|HCI

要約(日本語): オン抵抗をほとんど悪化させずに、HCI劣化を改善することが出来る分割埋め込みゲートを有するLDMOS（SRG-LDMOS）を提案します。この構造では、ゲートはチャネル上ゲートとSTI上の埋め込みゲートに分割されており、STI上の埋め込みゲートは基本的にソース電位にショートされます。これによりHCI劣化を抑制することが出来ます。HCI劣化の抑制メカニズムは埋め込みゲートにより、チャネル側STI端近傍の電界が緩和され、インパクトイオン化が抑制されることに起因します。

要約(英語): We propose a Split-Recessed-Gate LDMOS (SRG-LDMOS) which improves HCI degradation with negligible increase in specific on-resistance. In this structure, the gate poly is split into two parts, the primal gate on the channel and the secondary recessed gate on the STI. Appropriate voltage can be applied to this secondary recessed gate for minimizing HCI degradation. The recessed gate helps to relax the electric field and decrease the impact ionization near the channel-side STI edge during the HCI stress.

原稿種別: 日本語

PDFファイルサイズ: 1,198 Kバイト