レイアウト設計によるヒステリシス性しきいゲートの合成

カテゴリ: 研究会(論文単位)

論文No: IIS10009

グループ名: 【D】産業応用部門 次世代産業システム研究会

発行日: 2010/03/12

タイトル(英語): Synthesis of Threshold Gates Having Hysteresis by layout design

著者名: 當眞 嗣一朗(琉球大学),長田 康敬(琉球大学)

著者名(英語): Touma Shi-ichiro(University of the Ryukyus),Nagata Yasunori(University of the Ryukyus)

要約(日本語): 非同期回路を構成する基本素子を提案している．この素子はヒステリシスを有するげーとゲートであり，トランジスタのレイアウトからSPICEソースを抽出し，これをシミュレーションしている．

要約(英語): It proposes elementary elements that compose the asynchronization self timed circuit.This element is a gate that has hysteresis, and SPICE source is extracted from the layout of the transistor, and this is simulated.

原稿種別: 日本語

PDFファイルサイズ: 3,054 Kバイト