Miller-Rabin素数判定法におけるべき剰剰余演算部の構成

カテゴリ: 研究会(論文単位)

論文No: IIS11019

グループ名: 【D】産業応用部門 次世代産業システム研究会

発行日: 2011/03/07

タイトル(英語): Implementation of Modular Exponentiation in Miller-Rabin Primality Testing

著者名: 諸見里 斉(沖縄工業高等専門学校),伊波 慧(沖縄工業高等専門学校),山田 親稔(沖縄工業高等専門学校),市川 周一(豊橋技術科学大学)

著者名(英語): Moromizato Hitoshi(Okinawa National College of Technology),Iha Satoshi(Okinawa National College of Technology),Yamada Chikatoshi(Okinawa National College of Technology),Ichikawa Shuichi(Toyohashi University of Technology)

キーワード: 素数判定|ミラーラビン|ＦＰＧＡ|Primality Testing|Miller-Rabin|FPGA

要約(日本語): 本稿では，カーマイケル数の判定とミラーラビン定理の計算コストの増大，誤判定という問題を解決するために，先行研究にてすでにソフトウェアで実装されているミラーラビン法を改良したハイブリッド型素数判定法(4)のハードウェア化を目的とし，まず始めにハイブリッド型素数判定法のソフトウェアでの実行速度の検証を行う．さらに検証結果をもとにハードウェアでの処理による更なる計算速度の向上を検討する．

要約(英語): In this research, we consider modulo exponantial blocks in Miller-Rabin primality testing. We show hardware implementation of the Miller-Rabin primality testing is faster than already implemented in software. Moreover, we consider the high speed Modular Exponentiation algorithm for the primality testing.

原稿種別: 日本語

PDFファイルサイズ: 453 Kバイト