動的再構成を用いたプロセッサの耐故障性に関する検討

カテゴリ: 研究会(論文単位)

論文No: IIS16033

グループ名: 【D】産業応用部門 次世代産業システム研究会

発行日: 2016/03/10

タイトル(英語): A Fault-Tolerant Processor Architecture using Dynamic Reconfiguration

著者名: 荻堂 盛也(沖縄工業高等専門学校),山田 親稔(沖縄工業高等専門学校),宮城 桂(沖縄工業高等専門学校),市川 周一(豊橋技術科学大学)

著者名(英語): Seiya Ogido(National Institute of Technology, Okinawa College),Chikatoshi Yamada(National Institute of Technology, Okinawa College),Kei Miyagi(National Institute of Technology, Okinawa College),Shuichi Ichikawa(Toyohashi University of Technology)

キーワード: 耐故障性|ＦＰＧＡ|動的部分再構成|Fault Tolerant|FPGA|DPR

要約(日本語): 本研究では，プロセッサの単一縮退故障への信頼性と面積効率の向上を目指すために，回路の動作を止めること無く，信頼性を保証する事ができるDPR(動的部分再構成)を用いた再構型耐故障アーキテクチャの検討を行なった．特に，本稿では実際に，アーキテクチャを動的部分再構成型デバイスに実装したので報告する．

要約(英語): In the processors where high reliability is required, the conventional to ensure the reliability by multiplexing circuit.However, this increases the overhead of the circuit area is not ideal in embedded circuit.We proposed reconfigurable fault tolerant architecture that can recovery from failure status by reconfigure.Especially, this paper of the aim a more simple reconfigurable fault tolerant architecture of the implementation, we did the implementation of the dynamic partial reconfiguration circuit on the device.As a result, area overhead remains only in the routing data when used at reconfiguration, we were found to be proportional to the number of circuits design that can be written to the reconfigurable regions.

原稿種別: 日本語

PDFファイルサイズ: 2,642 Kバイト