再構成型デバイスを用いたプロセッサの耐故障化手法に関する検討

カテゴリ: 研究会(論文単位)

論文No: IIS17018

グループ名: 【D】産業応用部門 次世代産業システム研究会

発行日: 2017/03/10

タイトル(英語): DPR

著者名: 荻堂 盛也(沖縄工業高等専門学校),山田 親稔(沖縄工業高等専門学校),宮城 桂(沖縄工業高等専門学校),市川 周一(豊橋技術科学大学)

著者名(英語): Seiya Ogido(National Institute of Technology, Okinawa College),Chikatoshi Yamada(National Institute of Technology, Okinawa College),Kei Miyagi(National Institute of Technology, Okinawa College),Shuichi Ichikawa(Toyohashi University of Technology)

キーワード: 耐故障|ＦＰＧＡ|故障検出|動的部分再構成|Fault Tolerant|FPGA|Fault detection|Dynamic Partial Reconfiguration

要約(日本語): 組込みプロセッサ製品には高い信頼性が求められます。 従来では、回路の冗長化によって信頼性が保障してきました。 しかし、回路領域のオーバーヘッドが大きくなってしまいます。 本稿では、スペアスペースでの障害状態からの復旧が可能な再構成可能なフォールトトレラントアーキテクチャを提案します。 特に、アーキテクチャの要であるタイルをFPGAデバイスに実装し、回路の循環動作をTclスクリプトを用いて再現したので報告します。

要約(英語): Embedded processor products are required to high reliability. Usually, it has been kept the reliability by redundant of circuit. However, it becomes larger overhead of the circuit area. In this paper, we propose reconfigurable fault tolerant architecture which can recovery from failure status with spare space. In particular, tile which is the key of the architecture is mounted on the FPGA device, and the circulating operation of the circuit is reproduced by using the Tcl script.

原稿種別: 日本語

PDFファイルサイズ: 3,820 Kバイト