マルチチャネルADCを用いたフルディジタル位相雑音計測におけるサンプリングクロックの位相雑音除去量に関する検討

カテゴリ: 研究会(論文単位)

論文No: IM20008

グループ名: 【A】基礎・材料・共通部門 計測研究会

発行日: 2020/03/27

タイトル(英語): Study on Phase Noise Rejection Quantity of Sampling Clock in Fully Digital Phase Noise Measurement System using Multi Channel ADCs

著者名: 芹澤 竜己(日本大学),今池 健(日本大学)

著者名(英語): Tatsuki Serizawa(Nihon University),Takeshi Imaike(Nihon University)

キーワード: 位相雑音計測|減算処理|サンプリングクロック|phase noise measurement|subtraction process|sampling clock

要約(日本語): マルチチャネルADCを用いたフルディジタル位相雑音計測法では，数値演算部の減算処理によってADCを駆動するサンプリングクロックの位相雑音が除去できるとされている．本稿では位相雑音特性が既知の発振器をサンプリングクロックとし減算による位相雑音除去量を検証した．その結果，サンプリングクロックの位相雑音が被測定発振器の位相雑音よりも70 dB程度大きいと，減算処理による位相雑音の除去が十分でなく，測定結果に影響を及ぼすことを確認した．

要約(英語): We verified phase noise rejection quantity of sampling clock in fully digital phase noise measurement system with using oscillator that have known phase noise as sampling clock. As a result, we confirmed that the phase noise of the sampling clock has an effect on measurement result when the phase noise of the sampling clock is about 70 dB higher than the phase noise of the DUT oscillator.

原稿種別: 日本語

PDFファイルサイズ: 705 Kバイト