上流設計工程でのサイドチャネル攻撃に対する耐タンパ検証手法とその評価

カテゴリ: 論文誌(論文単位)

グループ名: 【C】電子・情報・システム部門

発行日: 2011/11/01

タイトル(英語): Tamper Resistance Simulation on Algorithm Level Design

著者名: 吉川　雅弥（名城大学／独立行政法人科学技術振興機構，CREST），浅井　稔也（名城大学／独立行政法人科学技術振興機構，CREST），汐崎　充（立命館大学／独立行政法人科学技術振興機構，CREST），藤野　毅（立命館大学／独立行政法人科学技術振興機構，CREST）

著者名(英語): Masaya Yoshikawa (Meijo University/JST, CREST), Toshiya Asai (Meijo University/JST, CREST), Mitsuru Shiozaki (Ritsumeikan University/JST, CREST), Takeshi Fujino (Ritsumeikan University/JST, CREST)

キーワード: サイドチャネル攻撃，暗号回路，耐タンパ性，アルゴリズムシミュレーション　　Side-channel attack，Cryptography circuit，Tamper resistance，Algorithm level simulation

要約(英語): Recently, side-channel attacks have become a serious problem. These attacks estimate secret keys of cryptography circuits embedded in hardware. In particular, the most threatening side-channel attacks are differential power analysis and correlation power analysis that use the correlation between information processing and power consumption, which are related to secret keys in cryptography circuits. Therefore, new measures are required to prevent confidential information in cryptography circuits from being leaked to side-channel information, such as power consumption. When designing preventive measures, resistance to side-channel attacks, i.e., tamper resistance, must be evaluated. This study proposes a new simulation method by which tamper resistance can be verified in the algorithm and architecture design phases. Experimental results show the validity of the proposed simulation method.

本誌: 電気学会論文誌C（電子・情報・システム部門誌） Vol.131 No.11 （2011） 特集：電気関係学会関西連合大会

本誌掲載ページ: 1940-1949 p

原稿種別: 論文／日本語

電子版へのリンク: https://www.jstage.jst.go.jp/article/ieejeiss/131/11/131_11_1940/_article/-char/ja/