低容量化パルス形カオスニューロンモデル

カテゴリ: 論文誌(論文単位)

グループ名: 【C】電子・情報・システム部門

発行日: 2016/10/01

タイトル(英語): Low Capacity Implementation of a Pulse-Type Chaotic Neuron Model

著者名: 佐々木　芳樹（日本大学理工学部），佐伯　勝敏（日本大学理工学部／日本大学大学院理工学研究科），関根　好文（日本大学理工学部）

著者名(英語): Yoshiki Sasaki (Nihon University, College of Science & Technology), Katsutoshi Saeki (Nihon University, College of Science & Technology/Nihon University, Graduate School of Science & Technology), Yoshifumi Sekine (Nihon University, College of Science & Technology)

キーワード: CMOS，脳型LSI，カオス，非線形電子回路，パルス形ハードウェアニューロンモデル，低容量　　CMOS，Brain-like LSI，Chaos，Nonlinear Electronics Circuit，Pulse-type Hardware Neuron Model，Low Capacitance Value

要約(英語): In recent years, a number of studies of neural networks have been conducted with the purpose of applying engineering to the brain. Previously, we proposed a pulse-type hardware neuron model, which can make an integrated circuit with field effect transistors and capacitors. However, the proposed model needed capacitors of [pF] order. In this paper, we propose the constitution of the low capacitor implementation model. As a result, it is shown that the proposed model is able to achieve chaotic oscillation using 1fF capacitors.

本誌: 電気学会論文誌C（電子・情報・システム部門誌） Vol.136 No.10 （2016） 特集：電気関係学会四国支部連合大会

本誌掲載ページ: 1424-1430 p

原稿種別: 論文／日本語

電子版へのリンク: https://www.jstage.jst.go.jp/article/ieejeiss/136/10/136_1424/_article/-char/ja/