商品情報にスキップ
1 1

集積化マルチフェーズコンバータのチップ面積最小設計

集積化マルチフェーズコンバータのチップ面積最小設計

通常価格 ¥770 JPY
通常価格 セール価格 ¥770 JPY
セール 売り切れ
税込

カテゴリ: 論文誌(論文単位)

グループ名: 【C】電子・情報・システム部門

発行日: 2017/06/01

タイトル(英語): Design Methodology of Chip Area Efficient On-chip Multi-phase DC-DC Convertor

著者名: 佐藤 隆英(山梨大学工学部電気電子工学科),小高  晃(山梨大学工学部電気電子工学科)

著者名(英語): Takahide Sato (University of Yamanashi), Akira Odaka (University of Yamanashi)

キーワード: 集積化DC-DCコンバータ,マルチフェーズコンバータ,スパイラルインダクタ,小チップ面積  on-chip DC-DC converter,multi-phase converter,spiral inductor,small chip area

要約(英語): Dynamic voltage scaling (DVS) is one of the most effective power reduction techniques for a digital VLSI circuit. A fully integrated DC-DC converter is indispensable to achieve DVS. There is a trade-off between the output voltage ripple of a fully integrated DC-DC converter and its chip area. This paper proposes a design methodology which minimize the total chip area of a fully integrated multi-phase converter with an acceptable voltage ripple. The proposed design methodology reveals an equation of the optimum inductance and capacitance. Validity of the proposed design methodology is confirmed by Hspice simulations. The simulation results of a design example show that the output voltage ripple of a multi-phase converter with the optimum inductance and capacitance derived by the proposed design methodology is kept within a requirement value.

本誌: 電気学会論文誌C(電子・情報・システム部門誌) Vol.137 No.6 (2017) 特集:産業志向の情報処理技術

本誌掲載ページ: 819-825 p

原稿種別: 論文/日本語

電子版へのリンク: https://www.jstage.jst.go.jp/article/ieejeiss/137/6/137_819/_article/-char/ja/

販売タイプ
書籍サイズ
ページ数
詳細を表示する