完全分離型nLDMOSの負入力耐性の素子サイズおよび分離n型層電圧依存性

カテゴリ: 論文誌(論文単位)

グループ名: 【C】電子・情報・システム部門

発行日: 2024/03/01

タイトル(英語): Impact of the Device Size and N-type Isolation Layer Voltage on the Negative Input Withstand Capability of Fully Isolated nLDMOS

著者名: 酒井　敦（ルネサスエレクトロニクス(株)），永久　克己（ルネサスエレクトロニクス(株)），後藤　洋太郎（ルネサスエレクトロニクス(株)），佃　栄次（ルネサスエレクトロニクス(株)），緒方　完（ルネサスエレクトロニクス(株)）

著者名(英語): Atsushi Sakai (Renesas Electronics Corporation), Katsumi Eikyu (Renesas Electronics Corporation), Yotaro Goto (Renesas Electronics Corporation), Eiji Tsukuda (Renesas Electronics Corporation), Tamotsu Ogata (Renesas Electronics Corporation)

キーワード: 完全分離型nLDMOS，ドレイン負入力耐性，寄生NPN / PNPトランジスタ，分離n型層　　fully isolated nLDMOS，drain negative input withstand capability，parasitic NPN / PNP transistor，n-type isolation layer

要約(英語): This paper presents the negative drain input measurements of fully isolated nLDMOS which is fabricated by a low-cost process without any additional epitaxial growth. The critical drain current which causes the parasitic PNP activation is proposed as the index of the negative drain input withstand capability. The device size dependence measurements show that the negative drain input withstand capability decreases as the internal LDMOS area increases which is surrounded by the n-type isolation layer electrode. And, the bias application measurements to n-type isolation layer show that the trade-off relation between the anomalous substrate leakage and the parasitic PNP activation; that is, the higher applied bias suppresses the parasitic PNP activation but makes the anomalous substrate leakage larger.

本誌: 電気学会論文誌C（電子・情報・システム部門誌） Vol.144 No.3 （2024） 特集Ⅰ：スマートシステムと計測・制御技術　特集Ⅱ：シリコンならびにワイドバンドギャップパワー半導体の最新技術

本誌掲載ページ: 217-220 p

原稿種別: 論文／日本語

電子版へのリンク: https://www.jstage.jst.go.jp/article/ieejeiss/144/3/144_217/_article/-char/ja/