直列接続されたパワーMOSFETの過電圧破壊を回避するデジタル制御遅延線を用いたテスト手法

カテゴリ: 研究会(論文単位)

論文No: SPC20149,HCA20042,VT20038

グループ名: 【D】産業応用部門 半導体電力変換/【D】産業応用部門 家電・民生/【D】産業応用部門 自動車合同研究会

発行日: 2020/09/01

タイトル(英語): Test Method Using Digitally Controlled Delay Line to Avoid Over-Voltage Breakdown in Series-Connected Power MOSFETs

著者名: 堅田 龍之介(東京大学),畑 勝裕(東京大学),高宮 真(東京大学)

著者名(英語): Ryunosuke Katada(The University of Tokyo),Katsuhiro Hata(The University of Tokyo),Makoto Takamiya(The University of Tokyo)

キーワード: ＭＯＳＦＥＴ|直列接続|オン抵抗|遅延制御|スイッチング|デジタル制御遅延線|MOSFET|Series-connection|On-resistance|Delay control|Switching|Digitally controlled delay line

要約(日本語): MOSFETのオン抵抗は耐圧の2.5乗に依存するため、低耐圧MOSFETを直列接続し運用すると、単一MOSFETと比較して導通損失の低減が可能であるが、素子のターンオフタイミングに差異があれば、素子間のドレイン・ソース間電圧均衡が崩れ、素子破壊を起こす可能性がある。_x000D_ 本論文では、市販のMOSFETモデルにてMOSFET 2直列回路でのスイッチングシミュレーションを行い、各素子の過電圧破壊を回避するデジタル制御遅延線を用いたMOSFET直列回路運用手法を提案する。

要約(英語): On-resistance of power MOSFET is proportional to its withstand voltage to the power of 2.5. Therefore, it’s possible to reduce conduction loss if low-withstand voltage MOSFETs are used in series instead of using a high-withstand voltage MOSFET, though it may lead to over-voltage breakdown of MOSFETs. In this paper, we propose a test method using digitally controlled delay line to avoid over-voltage breakdown in series-connected MOSFETs by simulations.

原稿種別: 日本語

PDFファイルサイズ: 1,189 Kバイト