ブロック構造ニューラルネットワークのディジタルハードウェア化

カテゴリ: 研究会(論文単位)

論文No: ST11018

グループ名: 【C】電子・情報・システム部門 システム研究会

発行日: 2011/08/25

タイトル(英語): A Digital Hardware Implementation of Block-Based Neural Networks

著者名: 笠原 聡(千葉大学),小圷 成一(千葉大学),岡本 卓(千葉大学),平田 廣則(千葉大学)

著者名(英語): Kasahara Satoshi(Chiba University),Koakutsu Seiichi(Chiba University),Okamoto Takashi(Chiba University),Hirata Hironori(Chiba University)

キーワード: ニューラルネットワーク|ブロック構造|遺伝的アルゴリズム|ＦＰＧＡ|Neural Network|Block-Based Structure|Genetic Algorithm|FPGA

要約(日本語): 本稿では，ディジタルハードウェアへの実装に適するニューラルネットワークとして，確率パルス変調方式を導入したブロック構造ニューラルネットワークを提案する。提案モデルをＸＯＲ，フィッシャーのアヤメ分類問題などに応用し，表現能力，汎化能力，関数近似能力などのネットワーク性能を検証する。また，ＦＰＧＡ実装を通じて，ディジタルハードウェア化の有効性を検証する。

原稿種別: 日本語

PDFファイルサイズ: 4,155 Kバイト