高信頼型フェールセーフCPUの性能評価

カテゴリ: 研究会(論文単位)

論文No: TER11055

グループ名: 【D】産業応用部門 交通・電気鉄道研究会

発行日: 2011/10/14

タイトル(英語): Performance evaluation of High Reliabile Fail-safe CPU

著者名: 小川 泰生(日本信号),中村 英夫(日本大学)

著者名(英語): Ogawa Yasuo(THE NIPPON SIGNAL CO.,LTD.),Nakamura Hideo(Nihon University)

キーワード: フェールセーフ|安全性|信頼性|ＣＰＵ|fail-safe|safety|reliability|CPU

要約(日本語): 鉄道信号システムで使用されるフェールセーフCPUの高信頼型として開発した，CPUやメモリを3組持ち，正常に動作している2組にてバス照合を行う方式の概要と，試作ボードの設計および基本性能の評価結果について示す。

要約(英語): We developed a high reliable hot standby triple redundant fail-safe CPU system used in railway signaling systems. It is a technique that is able to be switched internally when one of the three CPU broke down, and three CPU is installed in FPGA. This paper shows the basic concept, safety and reliability performance evaluation results of the system and prototyping board.

原稿種別: 日本語

PDFファイルサイズ: 1,069 Kバイト