プレーナ型4HSiC-SITの試作・評価

カテゴリ: 全国大会

論文No: 4-006

グループ名: 【全国大会】平成15年電気学会全国大会論文集

発行日: 2003/03/17

タイトル(英語): Fabrication & Evaluation of Planer 4HSiC-SIT

著者名: 水上 誠(東芝),滝川 修(東芝),室岡 三千男(東芝),今井 聖支(東芝),木下 浩三(東芝),畠山 哲夫(東芝),附田 正則(東芝),齋藤 渉(東芝),大村一郎 (東芝),四戸 孝(東芝)

著者名(英語): Makoto Mizukami(TOSHIBA Corp.),Osamu Takikawa(TOSHIBA Corp.),Michio Murooka(TOSHIBA Corp.),Seiji Imai(TOSHIBA Corp.),Kozo Kinoshita(TOSHIBA Corp.),Tetsuo Hatakeyama(TOSHIBA Corp.),Masanori Tsukuda(TOSHIBA Corp.),Wataru Saito(TOSHIBA Corp.),Ichiro Omura(TOSHIBA Corp.),Takashi Shinohe(TOSHIBA Corp.)

キーワード: 静電誘導トランジスタ|ＳｉＣ|SIT|JFET

要約(日本語): 今回試作したSITは、活性領域の面積が1×10^-3cm²であり、交互に並んだチャネルとゲート層(ｐ型イオン注入層)がゲート電極に対し直角に配置され、ゲート電極の電位を変化させる事によりゲート層から空乏層を伸び縮みさせて電子注入を制御し、スイッチングさせる設計となっている。n-エピ層の厚さは10μm、ゲート層の深さは2.5μmであり、耐圧保持部分のn-層の厚さは7.5μmである。また、チャネル間隔は2.5～4.5μmである。耐圧構造はSiCに適したGRA-RESURF(Guard Ring Assisted RESURF)構造を設けてありSITの静耐圧はチャネル間隔とゲートにかける負バイアスに依存して1300Vまでの間で変化した。Ronはチャネル間隔が4.5μmの素子で10mΩcm²となった。電源電圧200V、外部抵抗RL=1kΩの時のターンオフ時間は200nsであった。

原稿種別: 日本語

PDFファイルサイズ: 644 Kバイト