サージ電圧抑制とターンオフ損失低減を両立するアクティブゲート駆動回路の開発

カテゴリ: 全国大会

論文No: 4-025

グループ名: 【全国大会】平成28年電気学会全国大会論文集

発行日: 2016/03/05

タイトル(英語): Development of Active Gate Drive Circuit for Controlling Surge Voltage and Low Turn - off Switching Loss

著者名: 平野 真希子(東芝),田井 裕通(東芝),瀧本 和靖(東芝)

著者名(英語): Makiko Hirano(Toshiba Corporation),Hiromichi Tai(Toshiba Corporation),Kazuyasu Takimoto(Toshiba Corporation)

キーワード: ゲート駆動回路,ターンオフ,低損失化,サージ電圧

要約(日本語): IGBTやMOSFETのスイッチング期間中にゲート電圧を制御し、サージ電圧抑制などを行うアクティブゲート駆動技術が注目されている。一方で高周波化によるスイッチング損失の増加が懸念されている。本稿では、サージ電圧の抑制とスイッチング損失の低減を両立することのできるゲート駆動回路を検討し、ターンオフ損失を16％低減可能であることを解析によって検証した。

原稿種別: 日本語

PDFファイルサイズ: 475 Kバイト