減算回路を用いた単一出力乗算回路

カテゴリ: 全国大会

論文No: 3-029

グループ名: 【全国大会】平成29年電気学会全国大会論文集

発行日: 2017/03/05

タイトル(英語): Single-output Multiplication circuit using Two-MOSFETs Subtractors

著者名: 渡辺 正之助(明治大学),関根 かをり(明治大学)

著者名(英語): Shonosuke Watanabe(Meiji University),Kawori Sekine(Meiji University)

キーワード: アナログ集積回路|減算回路|乗算回路

要約(日本語): 光ファイバー等を通って伝送された信号は様々な影響から歪みが生じてしまう。その歪みの波形整形に用いられているFIRフィルタをディジタル回路ではなくアナログ回路で構成し、小面積化と低消費電力化を目指している。処理を行う上で目標とするビットレートは10Gbpsの矩形波である。FIRフィルタをアナログ回路で構成するにあたり、乗算器を可変利得増幅器（VGA）であるギルバートセルで設計できるが、10GbpsのビットレートではMOSの容量等の原因により能動負荷を用いて差出力をとることができない。そのため、回路の同相成分を除去できない問題があった。そこで本稿では、減算回路を用いてギルバートセルの単一出力化を試みた。

原稿種別: 日本語

PDFファイルサイズ: 286 Kバイト