配線インダクタンスと浮遊容量を低減する主回路構造の提案

カテゴリ: 全国大会

論文No: 4-112

グループ名: 【全国大会】令和2年電気学会全国大会論文集

発行日: 2020/03/01

タイトル(英語): Proposal of a Main Circuit Structure for Reduction of Both Stray Inductance and Stray Capacitance

著者名: 石川光亮（北海道大学）,小笠原悟司（北海道大学）,竹本真紹（北海道大学）,折川幸司（北海道大学）

著者名(英語): Kohsuke Ishikawa (Hokkaido University),Satoshi Ogasawara (Hokkaido University),Masatsugu Takemoto (Hokkaido University),Koji Orikawa (Hokkaido University)

キーワード: 寄生成分|配線インダクタンス|浮遊容量|プリント回路基板|SiC-MOSFET|キセイセイブン|ハイセンインダクタンス|フユウヨウリョウ|プリントカイロキバン|エスアイシーモスフェット

要約(日本語): SiCやGaNを用いた次世代パワー半導体デバイスの研究・開発が盛んにおこなわれている。一方で，電力変換器に存在する寄生成分によってスイッチング特性が悪化する。近年では，配線インダクタンスだけでなく，浮遊容量までもがスイッチング特性に影響を与えることが報告されている。 本稿では，配線インダクタンスと浮遊容量の双方を同時に低減可能な主回路構造を提案する。また，提案構造が従来構造で問題であったDCリンク正負極－出力極間の浮遊容量を低減可能であることを周波数特性測定から検証する。さらに，スイッチング遷移時間の測定結果から，提案構造において高速・低損失スイッチング動作が可能であることを示す。

本誌掲載ページ: 178-180 p

原稿種別: 日本語