バス通信FPGAを対象とした三重化冗長回路によるソフトエラー対策法

カテゴリ: 全国大会

論文No: 3-016

グループ名: 【全国大会】令和3年電気学会全国大会論文集

発行日: 2021/03/01

タイトル(英語): Soft Error Measures for Bus Communication FPGA by Triple Modular Redundancy Method

著者名: 棚瀬智仁（東芝三菱電機産業システム）,石飛裕基（東芝三菱電機産業システム）,吉田幸一（東芝三菱電機産業システム）

著者名(英語): Tomohito Tanase (Toshiba Mitsubishi-Electric Industrial Systems Corporation),Hiroki Ishitobi (Toshiba Mitsubishi-Electric Industrial Systems Corporation),Koichi Yoshida (Toshiba Mitsubishi-Electric Industrial Systems Corporation)

キーワード: ソフトエラー|FPGA|三重化冗長回路|アクセス時間|soft error|FPGA|triple modular redundancy method|access time

要約(日本語): SRAM型FPGAには、ソフトエラーによる誤動作リスクがある。有効な対策法の一つとして三重化冗長回路（Triple Modular Redundancy 、以下TMR）の構築があり、信頼度向上に効果的である。一方で、回路内に順序回路が含まれる場合に単純に本手法を適用すると、冗長化したロジックの動作が揃わず問題が発生する恐れがある。そこで、本報告では、順序回路を含む回路としてバス通信を行うFPGAを例に、TMR手法を実施した際の問題点および対策法の一案を説明した。結果、冗長化回路の動作を揃えるためには信号入

原稿種別: 日本語

PDFファイルサイズ: 296 Kバイト