新たな同期アルゴリズムを用いた0.5V動作フィルタレスデジタルPLL回路の設計と評価

カテゴリ: 論文誌(論文単位)

グループ名: 【C】電子・情報・システム部門

発行日: 2019/01/01

タイトル(英語): A Design and Evaluation of 0.5V Filter-less Digital Phase Locked Loop With A New Clock Synchronization Algorithm

著者名: 渡辺　晃輔（山形大学大学院理工学研究科），原田　知親（山形大学大学院理工学研究科）

著者名(英語): Kousuke Watanabe (Graduate School of Science and Engineering, Yamagata University), Tomochika Harada (Graduate School of Science and Engineering, Yamagata University)

キーワード: サブスレッショルド，DPLL，低消費電力，フィルタレス　　subthreshold，DPLL，low power，filter-less

要約(英語): In this paper, we design and evaluate the 0.5V subthreshold filter-less digital PLL. Under the subthreshold region, it's very difficult for analog type PLL using LPF to operate at 0.5V power supply due to narrow signal voltage range. Thus, we design the filter-less digital PLL circuit using our proposed synchronization algorism. As a result, we succeed synchronization without LPF. Power consumption is 373nW at 1048kHz synchronous operation.

本誌: 電気学会論文誌C（電子・情報・システム部門誌） Vol.139 No.1 （2019） 特集：電子回路関連技術

本誌掲載ページ: 70-75 p

原稿種別: 論文／日本語

電子版へのリンク: https://www.jstage.jst.go.jp/article/ieejeiss/139/1/139_70/_article/-char/ja/